TITLE A500 Memory and HDD Controller PATTERN 1 REVISION 1.6 AUTHOR Vladimir Sobolev COMPANY Vladimir Sobolev corp. DATE 02/11/98 CHIP Dream_Expander nfx740_68 ; Inputs pin 53 cdac ; SYNCHRONOUS CLOCK 7Mhz pin 19 cpuclk pin 2 a18 pin 3 a17 pin 4 a16 pin 43 ior pin 44 iow pin 7 cs1 pin 8 cs0 pin 9 irq pin 11 cas3 pin 12 cas2 pin 13 cas1 pin 14 cas0 pin 15 a15 pin 16 a14 pin 56 ovr open_drain ; 22 b0 m0 pin 23 int2 open_drain pin 24 ras1 pin 25 ras0 ;pin 26 we pin 27 adr_sw pin 57 rom_oe ; 57 b3 m1 pin 29 reset pin 30 d14 open_drain pin 31 d15 pin 36 a23 pin 37 a22 pin 38 a21 pin 40 a13 pin 41 a12 pin 42 a3 pin 49 a20 pin 50 a19 pin 60 sys_rst pin 61 dtack open_drain ; 61 b3 m5 pin 62 rd_wr pin 63 as pin 64 uds pin 65 lds ; 65 pin 58 regclk pin 22 casreg ; 59 b3 m3 node rasreg regfbk ; 65 b3 m9 node rascpu regfbk ; 56 b3 m0 node 28 cascpu regfbk ; 28 b0 m6 node 6 da8000 regfbk ; 6 b1 m8 node 48 da9000_r cmbfbk ; 48 b2 m0 node 29 da9000 regfbk ; 29 b0 m7 node 5 daa000 regfbk ; 5 b1 m9 node 45 f8_wr_en regfbk ; 45 b2 m3 node 42 f8_mem_en regfbk ; 42 b2 m6 node 41 c0_mem_en regfbk ; 41 b2 m7 node 47 hdd_dis regfbk ; 47 b2 m1 node 40 mem_dis regfbk ; 40 b2 m8 node 39 id_dis regfbk ; 39 b2 m9 node 46 con_dis regfbk ; 46 b2 m2 node 9 da9sel cmbfbk ; 9 b1 m5 node 10 d15_oe cmbfbk ; 10 b1 m4 node 26 b8sel cmbfbk ; 26 b0 m4 node d15p cmbfbk ; 63 b3 m7 node idst2 regfbk ; 64 b3 m8 node idst1 regfbk ; 60 b3 m4 node idst0 regfbk ; 58 b3 m2 node rst_x regfbk ;node ovl STATE MOORE_MACHINE DEFAULT_BRANCH st0 st0 = /idst2 * /idst1 * /idst0 st1 = /idst2 * /idst1 * idst0 st2 = /idst2 * idst1 * /idst0 st3 = /idst2 * idst1 * idst0 st4 = idst2 * /idst1 * /idst0 st5 = idst2 * /idst1 * idst0 st6 = idst2 * idst1 * /idst0 st7 = idst2 * idst1 * idst0 ; state after reset st0 := a3 -> st0 + /a3 -> st1 ; state after first r/w $dexxxx with a3=0 st1 := rd_wr -> st1 + /rd_wr -> st2 ; state after two write to $dexxxx 1 st2 := rd_wr * /id_dis -> st3 + rd_wr * id_dis -> st6 + /rd_wr -> st2 ; state after first read $dexxxx with id_dis=0 1 st3 := rd_wr -> st4 + /rd_wr -> st2 ; state after two read $dexxxx with id_dis=0 0 st4 := rd_wr -> st5 + /rd_wr -> st2 ; state after three read $dexxxx with id_dis=0 1 st5 := rd_wr -> st5 + /rd_wr -> st2 ; state after first read $dexxxx with id_dis=1 st6 := rd_wr -> st7 + /rd_wr -> st2 ; state after two read $dexxxx with id_dis=1 st7 := rd_wr -> st0 + /rd_wr -> st2 EQUATIONS idst[0:2].aclk = /(/as * a23 *a22 * /a21 * a20 * a19 * a18 * a17 * /a16) idst[0:2].rstf = /reset idst[0:2].trst = gnd b8sel = /as * a23 * /a22 * a21 * a20 * a19 * /a18 * /a17 * /a16 b8sel.trst = gnd ; open_drain pin int2 = /da9000 ; ovl.d:= gnd ; ovl.clkf = cdac ; ovl.rstf = /reset rst_x := /reset ; ____|~int2 disabled setf cpuclk ; 0 cycle setf /rd_wr a23 a22 /a21 a20 a19 /a18 a17 /a16 a15 /a14 a13 /a12 setf cdac setf /cpuclk ; 1 cycle setf /cdac setf cpuclk ; 2 cycle setf /as ;/uds /lds setf cdac setf /cpuclk ; 3 cycle setf /d15.io setf /cdac setf cpuclk ; 4 cycle setf /uds /lds setf cdac setf /cpuclk ; 5 cycle setf /cdac setf cpuclk ; 6 cycle setf cdac setf /cpuclk ; 7 cycle setf as uds lds setf /cdac ; write daaxxx d15.io=1 da9000->int2 enabled setf cpuclk ; 0 cycle setf /rd_wr a23 a22 /a21 a20 a19 /a18 a17 /a16 a15 /a14 a13 /a12 setf cdac setf /cpuclk ; 1 cycle setf /cdac setf cpuclk ; 2 cycle setf /as ;/uds /lds setf cdac setf /cpuclk ; 3 cycle setf d15.io setf /cdac setf cpuclk ; 4 cycle setf /uds /lds setf cdac setf /cpuclk ; 5 cycle setf /cdac setf cpuclk ; 6 cycle setf cdac setf /cpuclk ; 7 cycle setf as uds lds setf /cdac ; read da8xxx setf cpuclk ; 0 cycle setf rd_wr a23 a22 /a21 a20 a19 /a18 a17 /a16 a15 /a14 /a13 /a12 setf cdac setf /cpuclk ; 1 cycle setf /cdac setf cpuclk ; 2 cycle setf /as /uds /lds setf cdac setf /cpuclk ; 3 cycle ; setf d15.io setf /cdac setf cpuclk ; 4 cycle ; setf /uds /lds setf cdac setf /cpuclk ; 5 cycle setf /cdac setf cpuclk ; 6 cycle setf cdac setf /cpuclk ; 7 cycle setf as uds lds setf /cdac ; read da9xxx setf cpuclk ; 0 cycle setf rd_wr a23 a22 /a21 a20 a19 /a18 a17 /a16 a15 /a14 /a13 a12 setf cdac setf /cpuclk ; 1 cycle setf /cdac setf cpuclk ; 2 cycle setf /as /uds /lds setf cdac setf /cpuclk ; 3 cycle ; setf d15.io setf /cdac setf cpuclk ; 4 cycle ; setf /uds /lds setf cdac setf /cpuclk ; 5 cycle setf /cdac setf cpuclk ; 6 cycle setf cdac setf /cpuclk ; 7 cycle setf as uds lds setf /cdac ; read daaxxx setf cpuclk ; 0 cycle setf rd_wr a23 a22 /a21 a20 a19 /a18 a17 /a16 a15 /a14 a13 /a12 setf cdac setf /cpuclk ; 1 cycle setf /cdac setf cpuclk ; 2 cycle setf /as /uds /lds setf cdac setf /cpuclk ; 3 cycle ; setf d15.io setf /cdac setf cpuclk ; 4 cycle ; setf /uds /lds setf cdac setf /cpuclk ; 5 cycle setf /cdac setf cpuclk ; 6 cycle setf cdac setf /cpuclk ; 7 cycle setf as uds lds setf /cdac ; write da2xxx setf cpuclk ; 0 cycle setf /rd_wr a23 a22 /a21 a20 a19 /a18 a17 /a16 /a15 /a14 a13 /a12 setf cdac setf /cpuclk ; 1 cycle setf /cdac setf cpuclk ; 2 cycle setf /as ;/uds /lds setf cdac setf /cpuclk ; 3 cycle ; setf d15.io setf /cdac setf cpuclk ; 4 cycle setf /uds /lds setf cdac setf /cpuclk ; 5 cycle setf /cdac setf cpuclk ; 6 cycle setf cdac setf /cpuclk ; 7 cycle setf as uds lds setf /cdac ; read da2xxx setf cpuclk ; 0 cycle setf rd_wr a23 a22 /a21 a20 a19 /a18 a17 /a16 /a15 /a14 a13 /a12 setf cdac setf /cpuclk ; 1 cycle setf /cdac setf cpuclk ; 2 cycle setf /as /uds /lds setf cdac setf /cpuclk ; 3 cycle ; setf d15.io setf /cdac setf cpuclk ; 4 cycle ; setf /uds /lds setf cdac setf /cpuclk ; 5 cycle setf /cdac setf cpuclk ; 6 cycle setf cdac setf /cpuclk ; 7 cycle setf as uds lds setf /cdac ; write da3xxx setf cpuclk ; 0 cycle setf /rd_wr a23 a22 /a21 a20 a19 /a18 a17 /a16 /a15 /a14 a13 a12 setf cdac setf /cpuclk ; 1 cycle setf /cdac setf cpuclk ; 2 cycle setf /as ;/uds /lds setf cdac setf /cpuclk ; 3 cycle ; setf d15.io setf /cdac setf cpuclk ; 4 cycle setf /uds /lds setf cdac setf /cpuclk ; 5 cycle setf /cdac setf cpuclk ; 6 cycle setf cdac setf /cpuclk ; 7 cycle setf as uds lds setf /cdac ; read da3xxx setf cpuclk ; 0 cycle setf rd_wr a23 a22 /a21 a20 a19 /a18 a17 /a16 /a15 /a14 a13 a12 setf cdac setf /cpuclk ; 1 cycle setf /cdac setf cpuclk ; 2 cycle setf /as /uds /lds setf cdac setf /cpuclk ; 3 cycle ; setf d15.io setf /cdac setf cpuclk ; 4 cycle ; setf /uds /lds setf cdac setf /cpuclk ; 5 cycle setf /cdac setf cpuclk ; 6 cycle setf cdac setf /cpuclk ; 7 cycle setf as uds lds setf /cdac ; reset ide interrupt request setf /irq setf cpuclk setf cdac setf /cpuclk setf /cdac trace_off