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Message-ID: <36894074@arkon.dontpanic.sub.org>
From: crest@arkon.dontpanic.sub.org (Klaus Burkert)
Subject: Re: Adieu,schoene PPC-Welt   -  an Wolf
Date: Tue, 09 Sep 1997 10:41:32 +0100
X-Mailer: UMSZCo V1.1 (27.8.96)
References: <3414669B.40C3838F@intershop.de>
X-Gateway: ZCONNECT cosmos-l.gun.de [UNIX/Connect v0.75]
MIME-Version: 1.0
Content-Type: text/plain; charset=ISO-8859-1
Content-Transfer-Encoding: 8bit
Path: 195.95.96.10!news.unisource.be!News.Amsterdam.UnisourceCS!ubnnews.unisource.ch!news-zh.switch.ch!news-ge.switch.ch!blackbush.xlink.net!newsfeed.Austria.EU.net!newscore.univie.ac.at!newsfeed.ecrc.net!news.hamburg.ecrc.net!news.hamburg.pop.de!nordwest.pop.de!cosmos-l.gun.de

> > Ab hier haben wir eine Verspaetung, die auf verschiedenen Gruenden
> > basiert, die teilweise auch oeffentlich erlautert wurden. Darunter
> > fallen unter anderem auch personelle Veraenderungen im
> > Entwicklungsbereich sowie die Umstellung des gesamten Designs auf
> > VHDL-Synthese.
>
> Das klingt nun sehr eigenartig. IMHO macht man sich vor dem Design
> Gedanken über die zu verwendende Sprache. Das ist in Software wie
> in Hardware so. Und es ist beileibe nicht so, das VHDL etwas
> komplett neues wäre =>VHDL 89 mit ausreichender Syntax und
> ordentliche Designkits gabs schon '94 oder früher. Außerdem was heißt
> VHDL-Synthese???? IMHO ist VHDL eine Beschreibungssprache.
> Synthetisiert (sp? =) wird mit Synopsys oder what else.... und das
> verkraftet viele verschiedene Inputs. => Das ist schlicht und ergreifend
> eine Ausrede.

Es gibt mehrere Arten, ein Design zu erstellen, VHDL (oder allgemein
"abstrahierende" Hardware Beschreibungs Sprachen) ist nur eine davon.
Es ist eine Frage der Groesse/Komplexitaet des Designs, der Wartbarkeit
und der Effektivitaet, das Design in eine gegebene Hardware-Architektur
einzupassen (->fitten in den Chip). Es gibt durchaus Gruende, ein Design
auf einem "hardwarenaeheren" Level als VHDL auszufuehren.
Desweitern sollte man noch ins Kalkuel ziehen, dass die Preise, gerade
fuer VHDL-Einbindung, bei den Designsystemen 96/97 deutlich gefallen sind.

Beispiel:
 Ein Xilinx Standard (also nicht beschraenkte Version) Entwicklungssystem
mit Schematic-Entry durch Viewlogic kostete in der PC-Version Anfang '95
(oder war's gar '94? weiss nicht mehr) so um die DM 15000.-
Das war ohne VHDL, das kostete glaube ich noch so im Rahmen DM 30000.-
extra. Wenn man dann das nicht ausgeben wollte und seine Statemachines
nicht in Schematic entwerfen und debuggen wollte, konnte man noch ABEL
(eine einfachere/nicht so maechtige HDL) fuer knapp DM 2000.- (nicht
mehr sicher) dazukaufen. Mit dem System kann man arbeiten, aber es ist
nicht das komfortableste, was man sich denken koennte.
Das gleiche System, jetzt mit VHDL und nicht mehr Viewlogic, sondern Aldec
Schematic-Entry, kostet jetzt nur noch im Bereich von DM 5000.- ...
(glaube ich zumindest, kann sein, dass es 1-2TDM mehr sind).
Es ist also eine Reduktion von ~ DM 45000.- auf ~ DM 5-7000.- eingetreten,
bei gleichzietiger Verbesserung des Komforts und der Qualitaet.
Wenn man das Design ohnehin komplett ueberdenken muss, weil sich das
Grundkonzept geaendert hat, kann die Umstellung Sinn machen.
Eine Umstellung ohne Zwang im laufenden Design ist allerdings in den
seltensten Faellen sinnvoll, denkbare waeren personelle Wechsel, wo die
Leute verschieden eingearbeitet sind und keine Zeit fuer eine Neueinarbeitung
ist, oder Verzoegerungen durch "Kaempfe" mit Bugs im Entwicklungssystem,
die durch das Suchen von Workarounds massiv Zeit kosten.

Wenn also die Gruende
- Aenderung des Konzepts (Single-PPC auf Dual-CPU)
- personelle Aenderungen
zusammen fallen und sogar noch zeitlich in eine Preisreduktion bzw.
Generationswechsel des Systems passen, dann halte ich einen solchen Umstieg
nicht fuer unberechtigt. Ob jetzt diese Gruende und Umstanede bei phase5
zutrafen kann ich mangels detaillierter Einblicke nicht beurteilen, da dort
jedoch auch Xilinx-Chips verbaut werden/wurden (->Mk.II) koennte ich mir
derartige Gruende durchaus vorstellen.

Man wird mir sicherlich nicht nachsagen koennen, dass ich ein grosser Freund
von phase5 waere, aber es hilft vielleicht einigen Leuten, wenn man diverse
Umstaende beim CPLD/FPGA/ASIC Design aus den letzten Jahren etwas beleuchtet.

Ciao, Klaus.