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G3-Dual-Board - The Amiga's Need For Speed

In den Netzen schwirrt seit einiger Zeit ein relativ interessanter Artikel herum, der, gepostet von Thomas Dellert von DCE, einige Infos über das berüchtigste G3-Dual-Board von "escena" enthält:

Das meiste Augenmerk wurde auf das Speicher-Interface gelegt. Die unten angegebenen Geschwindigkeiten wurden von einem Bustakt von 66MHz abgeleitet. Die tatsächliche Bandbreite kann je nach tatsächlichem Bustakt höher oder niedriger sein. Das Businterface wurde entwickelt, um eine Bus-Bandbreite von 427 MB/s bewältigen zu können. Das kann für cache-bare (Speicher-) Zugriffe erreicht werden. Nicht cache-bare Zugriffe werden als Einzelzugriffe ausgeführt und reduzieren die Bandbreite auf 267 MB/s während des Transfers.

Die Speicherbandbreite kann auf 217 MB/s fallen (88MB/s bei nicht cache-baren Zugriffen), aber das sollte nur während blockierenden Zugriffen passieren (Da ein PPC-Adress-Zugriff eine Mindestdauer von 3 Taktzyklen hat, kann ein Ein-Prozessor-nur-Einzel-Zugriff nur eine maximale Datenrate von 178 MB/s liefern. Auf diesen kleinen Unterschied zwischen Bandbreite und Datenrate ist zu achten. Das ist nicht relevant für Bursts, da die eine Länge von fünf Zyklen haben, wobei sie 32 Byte übertragen).

Da die vom PPC angeforderte Datenrate normalerweise kleiner als die zur Verfügung gestellte Bandbreite ist, gibt es eine Ruhezeit am Bus, die es erlaubt, Zugriffe eines zweiten Prozessors oder eines DMA-Controllers dazwischenzumischen. Das hängt allerdings stark von der Applikation ab. Tasks, die nur Daten umherbewegen, verbrauchen mehr Bandbreite als zum Beispiel Raytracer.

Diese hohe Bandbreite konnte durch die Implementierung einer extensiv benutzten Adress-Pipeline erreicht werden. Der PPC unterstützt jeweils eigene Belegungsverfahren für Adress- und Datenbus, sodaß (Speicher-) Zyklen, die Latenzzeiten benötigen, nicht die Busse durch Waitstates blockieren. Übertragungsanforderungen werden in der Adress-Pipeline gespeichert und ein Befehls-Microcode wird erstellt. Nur wenn der Datenbus unbelegt ist, wird die Adress-Pipeline umgangen und die Anforderung direkt an den nachfolgenden Schaltungsteil weitergeleitet.

SDRAMs bieten eine maximale Bandbreite von 522 MB/s, aber da sie intern DRAMs sind, benötigen sie einige Zeit, um Daten ausgeben/annehmen zu können. Die Zyklen, die dafür benötogt werden, nennt man Latenzzeiten. Damit der Datenbus nicht unnötig belegt ist, bis ein Befehl ausgeführt wurde, berechnet die Datenbus-Voraussage-Einheit diese Latenzzeit mittels der Informationen, die sie aus dem Microcode erhält, um so voraussagen zu können, wann der Datenbus frei sein wird. Die (vier) Speicher-Controller ordnen die Speicher-Befehle nun entsprechend dieser Informationen an. Dieses Board bietet vier Speicher-Bänke (zwei DIMM-Sockel), sodaß nicht allzu oft blockierende Zugriffe auftreten sollten.

Das PowerPC-Board sitzt direkt am Zorro-Bus. Das erlaubt eine schnelle Verbindung zu Graphikkarten und SCSI-Controllern an diesem Bus, ohne den Flaschenhals des (Fat /"Super"-) Busters passieren zu müssen. Damit wird die Bandbreite durch die Zorro-Backplane und die jeweiligen Device festgelegt.

Dieses Board unterstützt nur das Zorro-III-Protokoll, da nur dieses eine angemessene Geschwindigkeit bei der Verwendung von DMA und Bursts bietet. Bei Zorro-II zeigt sich die enge Begrenzung besonders beim Transferieren von Graphikdaten. Das ist sicherlich nicht das letzte Wort in Bezug auf Zorro-II, aber momentan kann dazu nicht mehr gesagt werden.

Es gibt keine Möglichkeit mehr, um EDO oder FPM-DRAMs zu unterstützen. Erstens würde es alle Vorteile des Pipelining-Konzepts zerstören, andererseits wurden bisher die für die SDRAMs nötigen DIMMs von keinem Amiga genutzt, sodaß keine großformatigen EDO-DIMMs verschwendet sein sollten.

WarpOS wird auf diesem Board laufen. Existierende WarpUp-Software wollte laufen, solange die nicht sehr spezielle Annahmen bezüglich der Hardware-Konfiguration (insbesondere MMU, Speicherbelegung, Geschwindigkeit) machen.

Sicherheitshinweis: Diese Informationen beruhen auf dem derzeitigen Entwicklungsstand. Auch wenn sie sorgfältig "zusammengetragen" wurden, kann dafür keine Garantie gegeben werden. Hier enthaltene Information kann sich ohne weitere Ankündigung ändern.

mfG,
Martin Schüler
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Martin Schüler
m.schueler@escena.de
http://www.escena.de

[Übersetzt von Oliver Gerler]

Seit 7. November ist auch die Homepage von Escena ein wenig aufgefüllt, unter anderem mit der Zielsetzung, die Karte (ohne CPU und ohne RAM) um 748,- DM anbieten zu wollen. Und dieses Bisserl mehr als 5000,- ATS wäre ein Klacks für diese Leistung, sollten diese Vorstellungen durchgehen.

Näheres werden wir wahrscheinlich Ende des ersten Quartals 1999 erfahren...

Oliver Gerler

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