PowerUp-to-date
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»1. Das Projekt "Brainstormer"
Die Planung dieses Projekts begann schon vor einigen Jahren und wurde in diesem Zeitraum mehrmals verfeinert und angepasst. Urspruenglich sollte es auf einem DEC Alpha-Prozessor basieren, doch wurde durch mit der Zeit gekommenen Aenderungen der Prozessor- und Speichertechnologien die Kombination aus PowerPC und SDRAM zur ersten Wahl.
Die Prozessorkarte basiert auf einem G3 mit eigenem Speicher (RAM) und ist fuer den Zorro-Bus ausgelegt und gewaehrleistet den direktem Zugriff auf andere Zorro-III-Karten. Als CPU-Komponente wurde Motorola's integriertes Prozessor-Cache-Modul (PCM) verwendet. Dadurch ist man bei der Wahl des Prozessors hinsichtlich seiner Taktung und seiner Cache-Ausstattung sehr flexibel.
Ein Hauptpunkt der Entwicklung war das G3-RAM-Interface. Es wurde sehr sorgfaeltig entwickelt, da es mit den groessten Einfluss auf die Geschwindigkeit der laufenden Applikationen hat. Die Geschwindigkeitsvorteile durch den direkten Zorro-Bus-Zugriff, werden vor allem dann zum Tragen kommen, wenn die Low-level-Treiber fuer die Grafikkarten im PowerPC-Code vorliegen.
Fuer die Zukunft ist geplant, einen glatten Uebergang zu einem Multi-Prozessorsystem zu schaffen. Die Prozessorkarte ist daher fuer die Aufnahme zweier G3-Prozessoren ausgelegt. Doch dies muss Schritt-fuer-Schritt erfolgen, da die Geschwindigkeitsvorteile eines Multi-Prozessorsystems direkt von der Unterstuetzung durch die (Treiber-)Software abhaengen.
Die Firma ESCENA ist bisher sicherlich den meisten Amiga-Usern nicht bekannt. Dies liegt daran, dass die Entwickler, fuer die ESCENA steht, bisher Hardware-Entwicklungen ausschliesslich im Auftrag anderer Firmen wie z.B. DCE und IBH (Ingenieurbuero Helfrich) uebernommen hat. Projektthemen umfassten hierbei unter anderem 3D-Grafikbeschleuniger, digitale Videokarten und natuerlich Prozessorkarten. Das Projekt "BRAINSTORMER" ist daher das erste Projekt, das direkt unter dem Namen ESCENA entwickelt wird.
Die Entwicklung eines Projekts wie "BRAINSTORMER" ist mit sehr hohem Aufwand und nicht unerheblichen Kosten verbunden. Daher ist es sinnvoll und notwendig mit Partnern zusammenzuarbeiten.
Der hardwareseitige Partner ist die Firma DCE. Diese uebernimmt das Platinenlayout und die Fertigung. Das technische Know-How von DCE ist dabei von unschaetzbarem Wert und auch die technische und finanzielle Unterstuetzung sind fuer dieses Projekt von hoher Bedeutung.
Der softwareseitige Partner ist die Firma HAAGE&PARTNER. Diese entwickeln seit mehreren Jahren das PowerPC-Treibersystem WarpUP und in juengster Zeit auch einen 68k-Emulator. Ein wichtiges Werkzeug fuer die schnelle Entwicklung von PowerPC-Anwendungen ist zudem das hauseigene Entwicklungssystem StormC.
Weitere Kooperationen sind jederzeit moeglich, soweit die Ziele auf der gleichen Linie liegen. Auch eine "Competitive Cooperation" ist denkbar, da auch hierdurch die Situation des Amiga gestaerkt werden kann.
Als Treibersystem fuer die G3-Karte kommt das WarpUP-Paket von Haage&Partner zum Einsatz. Da es sich bei der "BRAINSTORMER"-Karte um eine reine PowerPC-Karte ohne 68k-Prozessor handelt, wird auch der neuentwickelte 68k-Emulator zum Einsatz kommen. Die Idee hinter der 68k-Emulation ist dabei nicht allein das Emulieren alter 68k-Software, sondern vor allem die Moeglichkeit, einen fliessenden Uebergang zu bieten, bis weitere Softwareteile und Applikationen als reine RISC-Programme vorliegen.
Da der PowerPC mit seinem Speicher am Zorro-Bus sitzt, werden keine Probleme mit existierenden Prozessorkarten erwartet. Das System koennte sogar die Geschwindigkeit von Hybrid-Loesungen auf dem Prozessorbus erhoehen, denn bei laufender 68k-Emulation auf der G3-Karte koennten die normalen 68k-Speicherzugriffe reduziert und damit mehr Zugriffe des PPC ermoeglicht werden.
Eine der groessten Aufgaben war das Design des Speicher-Schnittstelle. Die im folgenden beschriebene Geschwindigkeit wird vom Bustakt von 66MHz bestimmt. Die tatsaechliche Bandbreite kann, wenn der Bustakt hoeher oder niedriger ist, entsprechend variieren.
Die Bus-Schnittstelle wurde fuer eine Bandbreite von 427 MB/s entworfen. Dies kann bei gepufferten Speicherzugriffen erreicht werden. Die nicht pufferbaren werden als Einzelzugriffe durchgefuehrt und reduzieren damit die Bandbreite auf 267 MB/s waehrend des Transfers. Die Speicherbandbreite kann bis auf 217 MB/s (88 MB/s ungepuffert) zurueckgehen, aber das sollte nur bei einer Blockierung auftreten.
Allerdings hat beim PPC eine Adressuebertragung eine Mindestdauer von 3 Taktzyklen. Solche Ein-Prozessor-Speicher-Einzelzugriffe liefern nur einen maximale Datenrate von 178 MB/s. Dabei darf der kleine Unterschied zwischen Bandbreite und Datenrate nicht verwechselt werden. All dies ist nicht fuer den Burst-Modus relevant, da diese eine Laenge von 5 Taktzyklen, innerhalb derer 32 Bytes uebertragen werden, haben, in denen die 3 Takte fuer die Adressuebertragung enthalten sind.
Da die vom PPC angeforderte Datenrate normalerweise niedriger als die verfuegbare Bandbreite ist, ergibt sich eine Leerlaufzeit auf dem Bus, die es erlaubt, Zugriffe eines zweiten Prozessors oder DMA-Kontrollers einzustreuen. Dies haengt jedoch in hohem Masse von der Anwendung ab. Tasks, die nur Daten herumschieben, verbrauchen mehr Bandbreite als z.B. ein Raytracer mit reinen Berechnungen.
Diese hohe Bandbreite wird durch den ausgiebigen Einsatz von Adress-Pipelining ermoeglicht. Der PPC unterstuetzt dies durch separate Arbitrierung fuer den Adress- und den Datenbus, so dass (Speicher) Zyklen, die eine Latenzzeit erfordern, nicht den Bus durch Waitstates belegen. Uebertragungsanforderungen werden in der Adress-Pipeline abgelegt und daraus Microcode generiert. Nur wenn der Datenbus im Wartezustand ist, wird die Adress-Pipeline uebergangen und die Anforderung direkt an die folgenden Schaltungsteile weitergereicht.
SDRAMs koennen eine maximale Bandbreite von 533 MB/s erreichen, aber da sie intern DRAMS sind, benoetigen sie manchmal etwas Zeit um Daten liefern oder zu erhalten. Die benoetigten Taktzyklen hierfuer nennt man Latenzzeit. Um nicht den Datenbus waehrend eines Kommandos komplett zu belegen, berechnet die 'Datenbus- Voraussage-Einheit' die Latenzzeit aufgrund der Informationen des Microcodes, und kann so vorhersagen, wann der Datenbus frei werden wird. Die Speicher-Kontroller verteilen die Speicherkommandos gemaess diesen Informationen. Das Board bietet maximal acht Speicherbaenke (zwei DIMM-Plaetze), so das eine Blockierung nicht allzu oft auftreten sollte.
Die PowerPC-Karte sitzt direkt im Zorro-Bus. Damit wird eine schnelle Verbindung zu Grafikkarten und SCSI-Kontrollern auf diesem Bus gewaehrleistet, ohne dass man an dem Engpass (Fat/"Super"-)Buster vorbei muss. Damit wird die Bandbreite nur von der Zorro Backplane und den teilnehmenden Devices bestimmt. Das Board unterstuetzt nur das Zorro-III-Protokoll, da nur dieses die richtige Geschwindigkeit ueber DMA und Burst-Modus zur Verfuegung stellen kann. Zorro-II zeigt seine schwerwiegende Beschraenkung besonders bei der Uebertragung von Grafikdaten. Damit ist zwar noch nicht das letzte Wort ueber den Zorro-II-Bus gesprochen, doch derzeit kann man nicht mehr dazu sagen.
Es gibt keine Moeglichkeit mehr, EDO oder FPM DRAMS einzusetzen, da dies alle Vorteile des Pipelining-Konzepts zerstoeren wuerde und andererseits wurden solche RAMS in DIMM-Bauform bisher ohnehin nicht bei Amigas eingesetzt, so dass hier keine groesseren Speicherkapazitaeten verschwendet werden muessten.
Es ist damit zu rechnen, dass nach Inbetriebnahme der Prototypen eine sehr begrenzte Stueckzahl an Entwicklerboards ausgeliefert werden kann. Die Auslieferung der Endversionen inklusive angepasster Treiber muss man realistischerweise aber erst Ende des 1. Quartals 1999 erwarten.
Der anvisierte Preis des Boards ohne Speicher und Prozessormodul wird sich voraussichtlich auf DM 748 belaufen.
Hinweis: All dies Informationen basieren auf den derzeitigen Entwicklungsstand. Obwohl sie sorgfaeltig erstellt wurden, gibt es keine Garantie fuer die Informationen und sie koennen sich jederzeit ohne Vorankuendigung aendern. Preisaenderungen und Irrtuemer vorbehalten.«
(Quelle: ESCENA)
